RISC-V Prozessor Core für funktionale Sicherheit

Whitepaper #7: RISC-V Prozessor Core für funktionale Sicherheit

Fraunhofer IPMS

Zusammen mit Industriepartnern hat die University of California in Berkeley mit dem „Reduced Instruction Set Computer V“ (RISC-V) eine offene B Befehlssatzarchitektur, in Englisch Instruction Set Architeture (ISA) mit dem Ziel entworfen zukünftige Prozessoren für eine breite Vielfalt von Anwendungen verwendbar zu machen. Im Gegensatz zu vielen anderen Befehlssatzarchitekturen ist diese als Open Source Lizenz frei verwendbar, womit es jedermann möglich ist RISC-V Cores und Prozessoren zu entwickeln und zu verkaufen, ohne dafür Lizenzgebühren bezahlen zu müssen. 

Die zugehörigen Spezifikationen werden durch die 2015 gegründete RISC-V Foundation mit Sitz in der Schweiz koordiniert. Ein wichtiges Entwicklungsziel der offenen ISA war es die Entwicklung von schnellen, kleinen, performanten und energieeffizienten Prozessoren zu ermöglichen. Eine Implementierung ist auf FPGAs und ASICs umsetzbar. Die drei verfügbaren Integer Basis ISAs sind im Wesentlichen durch die Bitbreite zu unterscheiden. Wie der Name es vermuten lässt, haben die Architekturversionen RV32I, RV64I und RV128I je eine Breite von 32, 64 und 128 Bit. Außerdem existiert noch der RV32E mit nur 16 Registern, eine Variante die speziell für Embedded Systeme gedacht ist.

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RISC-V Prozessor Core für funktionale Sicherheit

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