RISC-V Processor IP-Core

RISC-V Prozessor IP Core EMSA5

© Fraunhofer IPMS
RISC-V Prozessor IP Core EMSA5

Das Fraunhofer IPMS bietet einen Prozessor IP Core auf Basis der RISC-V Architektur an. Diese offene Befehlssatz-Architektur (ISA) ermöglicht die Entwicklung von hochgradig anwendungsoptimierten RISC-Prozessoren. Der IP Core EMSA5 ist als General Purpose Variante und als Safety Variante mit einer ASIL-D ready Zertifizierung nach der ISO 26262:2018 für funktionale Sicherheit erhältlich und eignet sich so für den Einsatz in sicherheitskritische Systeme im Fahrzeug. Der EMSA5 wird von mehreren IDEs unterstützt und ermöglicht so eine effiziente und professionelle Softwareentwicklung für Gesamtsysteme, auch im Kontext funktionaler Sicherheit nach IEC 61508 und ISO 26262.

Der RISC-V IP Core kann plattformunabhängig für verschiedene FPGA-Plattformen zur Verfügung gestellt werden. Auch die Integration in kundenspezifische ASIC-Entwicklungen für beliebige Foundry Technologien ist möglich. Das Fraunhofer IPMS stellt zudem Services bereit, um die Prozessorkern-IP um kundenspezifische Module zu erweitern als auch komplette Subsysteme bereitzustellen.

Das Fraunhofer IPMS hat langjährige Erfahrung im IP-Core Design und mehr als 150 IP-Core Nutzer weltweit – ein Großteil davon wird in der Automobilindustrie, Aerospace und in der Fertigungsindustrie eingesetzt.

 

Key Features:

  • 32-bit, 5-stage pipeline architecture
  • RISC-V Extensions: E, C und M (konfigurierbar)
  • Privileged Instructions: Machine (M) and User/Application (U) mode
  • Physical memory protection (PMP)
  • Hardware trigger module and performance counter
  • RISC-V kompatibler Debugger
  • AHB-lite interface
  • Umfangreiche abgestimmte Peripheriekomponenten

 

Verfügbare RISC-V IP Cores:

  • RISC-V IP Core EMSA5-GP - General Purpose
  • RISC-V IP Core EMSA5-FS – Functional Safety