RISC-V Prozessor IP-Core EMSA5-FS für funktionale Sicherheit

Das Fraunhofer IPMS bietet einen Prozessor-IP-Core auf Basis der RISC-V Architektur an, der als ASIL-D ready nach der ISO 26262:2018 für funktionale Sicherheit in Fahrzeugen zertifiziert ist. Mehrere IDEs unterstützen den EMSA5-FS und ermöglichen so eine effiziente und professionelle Entwicklung für Gesamtsysteme, im Kontext funktionaler Sicherheit nach IEC 61508 und ISO 26262.

Der RISC-V IP-Core kann plattformunabhängig für verschiedene FPGA-Plattformen zur Verfügung gestellt werden und kann in kundenspezifische ASIC-Entwicklungen für beliebige Foundry-Technologien integriert werden. Das Fraunhofer IPMS bietet Services an, um die Prozessorkern-IP um kundenspezifische Module zu erweitern und komplette Subsysteme bereitzustellen.

Das Fraunhofer IPMS hat mehr als 20 Jahre Erfahrung im Design und in der Lizensierung von IP-Cores Design mit mehreren hundert Nutzern weltweit, vor allem in der Automobil-, Aerospace- und der Automatisierungsindustrie.

Key Features

• 32-bit, 5-stage pipeline Architektur
• AHB-lite interface
• ISO 26262 ASIL-D ready zertifiziert
• Integrierte Redundanz und Sicherheit
• Softwareentwicklung gemäß funktionaler Sicherheit nach IEC 61508 und ISO 26262 mit der IAR Workbench
  
• Vollständiges Zertifizierungspaket mit FMEDA- und SAM-Dokumenten
• Speicherschutzeinheit
• ECC Schutz für Busse
• Software test lab (STL)
• MCAL Treiber und Complex Device Drivers (CDD)