Nanopatterning via E-Beam Lithography & Etch

Nanopatterning via E-Beam Lithography

Creating nano-scale structures is necessary for a wide range of applications in the semiconductor business. Key challenges are creating precisely controlled patterns with small dimensions, flexible and adaptable layout generation and processes as well as uniform and reproducible wafer-scale integration.

E-Beam shaped conductive circuits in aluminum for DRAM applications.
© Fraunhofer IPMS
E-Beam shaped conductive circuits in aluminum for DRAM applications.
Vistec SB3050DW 50keV variable shaped e-beam for 4‘‘, 6“, 8“ & 12“ wafer sizes.
© Fraunhofer IPMS
Vistec SB3050DW 50keV variable shaped e-beam for 4‘‘, 6“, 8“ & 12“ wafer sizes in CNT cleanroom.

The business unit CNT offers state-of-the-art nanopatterning capabilities using electron beam direct write lithography and reactive ion etching. Thus, customized structures with sizes down to 32 nm can be created on a variety of wafer sizes and substrate types.

Starting from the customer’s design the whole package involving layout generation and modification, data preparation, e-beam lithography, pattern transfer using etch processes together with the needed in-line metrology and analytics up to separation into single chips is offered.


Advantages at the Center Nanoelectrionic Technologies

Realization of customer specific patterning from sketch to etch

Direct maskless patterning

Structuring without optical diffraction limit down to 32nm (half pitch)

Simultaneous exposure of various designs or layout variations on single wafer, mix&match

Different etch capabilities (ICP, CCP, high-T, MW, …)

Wide range of inline-metrology and analytics available (e.g. structure analysis via REV SEM and X-Sections)

ISO 9001 certification for professional contamination management and high quality industrial services

Close industry connection and vast collaboration network (foundries, supplier and universities) with over 10 years of experience


Von der kundenspezifischen Anwendung bis hin zum fertigen Chip bieten wir, einschließlich Layout, Datenaufbereitung, Nanopatternierung und Reinigung, die gesamte Prozesskette an.

© Fraunhofer IPMS
© Fraunhofer IPMS / IHM Dresden
Optical coupling as designed (up) and as final imprint template (down).

Anfertigung von Teststrukturen für die Technologieentwicklung

Strukturierung von anwendungsspezifische integrierte Schaltungen (ASICS)

Entwicklung von Technologieknoten

Designtests von neuen Bauteilen und Zellkonzepten auf einem Wafer (Chip Shuttle)

Kalibrierstrukturen für die Metrologieentwicklung

MEMS und NEMS-Stukturierung in Fertigungsqualität

“Mix & Match” mit optischen Belichtungstechniken

Optische Gitter und Bauteile für die Lichtmodulation

Korrektur von Design oder Prozessfehlern in fertigen CMOS-Strukturen (Metal Fix)

Strukturierung mit hohem Aspektverhältnissen (TSV, 3D Kondensatoren)



Vistec SB3050DW:

50keV variabler E-beam

Wafergrößen: 4‘‘, 6“, 8“ & 12“


TEL ACT 12 Clean Track:

Voll automatisierte 12“ Beschichtng und Entwicklung

Prozessierung von chemisch verstärkten und nicht verstärkten E-Beam-Resists

Zusätzliche Prozessierung von i-line, KrF und ArF verfügbar


Brewer Science CEE 100 & 200 FX 

Wafergrößen: 4‘‘, 6“, 8“ & 12“


AMAT Verity 4i CD-SEM:

Wafergrößen: 8“ & 12“


Leica INS3300 optische Inspektion:

Wafergrößen: 8“ & 12

Etch / Ätzen

2 Applied Material Centura Mainframe für 12” Wafer (BEOL and FEOL)

ICP/CCP-Reaktor mit optionalem Hochtemperaturätzen (Substrattemperatur bis 250 °C)

Remote Plasma

Aktives OES Endpunkt-Controlling

Optionale 8“ Waferprocezierung

In-situ Plasma-Analytik verfügbar

Strukturen mit kritischen Dimensionen (CD) bis zu wenigen Nanometern

Ätzen von hohen Aspektverhältnissen (> 20:1)


Ätzen verschiedener Materialien:

- Standardmaterialien: Substrate Si, poly-Si, amorphous Si

- Hartmasken-Materialien : SiN, SiO2

- Metal Gate-Materialien: TiN, TaN, W, WSi

- High-k Materialien (at 250 °C): Al2O3, HfO2, SiHfOx, ZrO2

- Metall: Al, AlSi